Ga naar hoofdinhoud

HDL-code vanuit Matlab

MathWorks heeft onlangs HDL Coder geïntroduceerd, waarmee automatisch HDL-code wordt gegenereerd uit Matlab, zodat ingenieurs FPGA- en ASIC-ontwerpen kunnen implementeren vanuit de Matlab-taal die vrij algemeen wordt gebruikt.

Daarnaast introduceert MathWorks HDL Verifier, dat ‘FPGA hardware-in-the-loop’ functies biedt voor het testen van FPGA- en ASIC-ontwerpen. Met deze twee producten voorziet MathWorks nu in het genereren en verifiëren van HDL-code in zowel Matlab als Simulink. Met HDL Coder wordt overdraagbare, samenstelbare VHDL- en Verilog-code gegenereerd uit Matlab-functies en Simulink-modellen die geschikt is voor FPGA-programmering of ASIC-prototypen en -ontwerpen.

Daardoor kunnen ontwerpteams nu onmiddellijk vaststellen wat het beste algoritme voor hardware-implementatie is. Traceerbaarheid tussen Simulink-modellen en gegenereerde HDL-code ondersteunt ook het ontwikkelen van toepassingen met een hoge integriteit die voldoen aan DO-254 en andere normen. HDL Coder biedt integratie met het ontwerppakket Xilinx ISE, waardoor een automatische workflow ontstaat die het algoritmeontwikkelaars gemakkelijk maakt als ze MathWorks-producten gebruiken voor Xilinx FPGA’s.

HDL Verifier ondersteunt nu FPGA-hardware-in-the-loop verificatie voor Altera en Xilinx FPGA-kaarten. HDL Verifier biedt interfaces voor cosimulatie die Matlab en Simulink koppelen aan Cadence Incisive-, Mentor Graphics ModelSim- en Questa HDL-simulatoren. Met deze voorzieningen kunnen ingenieurs snel verifiëren of hun HDL-implementatie beantwoordt aan hun Matlab-algoritmen en Simulink-systeemspecificaties.

x
Mis niet langer het laatste nieuws

Schrijf u nu in voor onze nieuwsbrief.

Inschrijven